中國上海，2022年6月23日——楷登電子（美國Cadence公司，NASDAQ：CDNS）今日宣布，其面向TSMC N7、N6和N5工藝技術(shù)PCI Express®（PCIe®）5.0規(guī)范的PHY和控制器IP在4月舉行的業(yè)界首次PCIe 5.0規(guī)范合規(guī)認證活動中通過了PCI-SIG®的認證測試。Cadence®解決方案經(jīng)過充分測試，符合PCIe 5.0技術(shù)的32GT/s全速要求。該合規(guī)計劃為設(shè)計者提供測試程序，用以評估系統(tǒng)級芯片（SoC）設(shè)計的PCIe 5.0接口是否會按預(yù)期運行。

　　面向PCIe 5.0技術(shù)的Cadence IP包括PHY、配套控制器和驗證IP（VIP），主要用于高帶寬超大規(guī)模計算、網(wǎng)絡(luò)和存儲應(yīng)用的系統(tǒng)級芯片設(shè)計。利用Cadence針對PCIe 5.0架構(gòu)的PHY和控制器子系統(tǒng)，客戶可以設(shè)計出功耗極低的系統(tǒng)級芯片，并加快產(chǎn)品上市速度。

　　“我們很高興看到Cadence面向TSMC先進工藝的全系列IP產(chǎn)品實現(xiàn)PCIe 5.0協(xié)議合規(guī)性。”TSMC設(shè)計基礎(chǔ)設(shè)施管理部副總裁Suk Lee表示，“我們與Cadence的持續(xù)密切合作將幫助雙方客戶滿足嚴格的功耗和性能要求，并借助基于TSMC先進技術(shù)帶來的領(lǐng)先設(shè)計解決方案來加速芯片創(chuàng)新。”

　　“憑借經(jīng)過客戶驗證的最低功耗，符合PCIe 5.0規(guī)范的Cadence PHY和控制器IP使客戶能夠開發(fā)出極其節(jié)能的系統(tǒng)級芯片。”Cadence公司全球副總裁兼IP部總經(jīng)理Sanjive Agarwala表示，“通過我們的多通道片上子系統(tǒng)解決方案，我們的客戶可以看到在與其目標應(yīng)用相匹配的外形尺寸中實現(xiàn)了IP合規(guī)性。”

　　“面向PCIe 5.0規(guī)范的Cadence PHY和控制器測試芯片在Xgig訓(xùn)練器和分析儀平臺上進行的合規(guī)性測試中表現(xiàn)出色，與之前進行的測試結(jié)果一致。”VIAVI Solutions實驗室和產(chǎn)品業(yè)務(wù)部高級副總裁兼總經(jīng)理Tom Fawcett表示，“Cadence在高帶寬超大規(guī)模SoC IP方面處于領(lǐng)先地位，他們在PCI-SIG合規(guī)活動中的成功記錄表明他們對其解決方案和整個技術(shù)的持續(xù)信心。”

　　“英特爾致力于通過開放的PCI Express標準進行全行業(yè)創(chuàng)新和嚴格的兼容性測試。”英特爾公司技術(shù)計劃總監(jiān)Jim Pappas表示，“Cadence最新的PHY和控制器IP展示了他們對PCIe 5.0性能和與我們第12代英特爾酷睿和第4代英特爾至強可擴展平臺互操作性的承諾。”

　　“作為PCI-SIG的長期成員，Cadence為PCIe技術(shù)的發(fā)展作出了很大的貢獻。”PCI-SIG主席Al Yanes表示，“Cadence積極參與該合規(guī)計劃，幫助推動PCIe架構(gòu)的不斷普及。”

　　面向PCIe 5.0架構(gòu)的Cadence IP支持Cadence的智能系統(tǒng)設(shè)計（Intelligent System Design™）策略，助力實現(xiàn)卓越的先進節(jié)點系統(tǒng)級芯片設(shè)計。面向TSMC N7、N6和N5工藝技術(shù)的PCIe 5.0設(shè)計套件現(xiàn)已可供授權(quán)和交付。面向TSMC先進工藝的Cadence全系列設(shè)計IP解決方案還包括112G、56G、裸片到裸片（D2D）以及先進存儲器IP解決方案。