CADENCE推出高級時序簽收分析系統

　　Cadence EncounterTiming System因其卓越的時序調試、精確性、全流程集成性、高效率和簽收（Signoff）分析而贏得了業內領先企業的支持。

　　加州圣荷塞，2006年9月6日－ Cadence設計系統公司（NASDAQ: CDNS）今天進一步拓展了Cadence® Encounter® 數字IC設計平臺的功能，公布了 Encounter Timing System。這套新系統為客戶提供了面向時序、信號完整性和功耗的統一視圖和單一來源——從設計和物理實現，到最后的簽收(Signoff)分析。它不僅滿足了實現和簽收分析的需要，前端設計團隊還可以利用其全局時序調試功能，實現精確的根源分析和迅速的時序收斂，并且它還擁有著強大的圖形用戶界面。

　　通過Encounter Timing System，數字IC設計師可以克服不斷縮小的工藝節點帶來的困難，縮短上市時間、提高效率，將和信號完整性分析應用到設計流程的各個方面，并降低總生產成本。

　　Cadence Encounter Timing System具備了CeltIC® NDC領先的信號完整性(SI)分析和悲觀剔除技術(pessimism removal)的全部優點，具備了達到簽收質量的時序、延遲計算、電源完整性等功能，并且與Encounter Conformal技術緊密聯結，以在設計流程所有階段得到全局、系統級的時序視圖。其它功能包括關鍵路徑模擬、SPICE追蹤、電遷移分析、統計時序以及計算功耗優化及低功耗設計架構的能力。

　　為了方便設計師識別和找到時序問題的來源，Encounter Timing System設計了強大的以圖形為基礎的時序調試功能，用于精確的根源分析和迅速的時序收斂。Encounter Timing System還支持第三方的格式，例如Liberty和SDC，并充分發揮了有效電流源模型（ECSM）的性能，這是業內第一個、也是唯一一個開放的、經實際生產證明的高級延遲模型格式。其結果是前所未有的可用性、可預測性以及與實現和分析的相關性，并且它兼容業內通用的設計流程，非常易于采用。

　　“我們與Cadence一起合作，在我們的65納米級TSMC 參考設計流程 7.0中驗證了Encounter Timing System的信號完整性、靜態和統計時序分析功能。”臺積電（TSE: 2330，NYSE: TSM）的設計服務市場部高級主管Ed Wan說，“如今設計師可以使用能在設計流程中具有一致性的高級時序，并同時解決時序、信號完整性和功耗的互相依賴問題。”

　　“我們依靠Encounter時序引擎對我們最尖端的設計進行時序優化和最終簽收。”Atheros Communications（NASDAQ: ATHR）的設計工程師Tim Conners說，“Encounter Timing System是對我們的設計實現和簽收流程的自然拓展，它的性能、貫穿流程的精確性，以及在時序和信號完整性簽收方面卓越的可用性，讓我們很自然地決定以其為標準。”

　　“我們用過多種嚴格的基準，發現Encounter Timing System在我們的數百萬門級設計中達到了最高的性能和精確性。”Magnum半導體公司的設計經理Eka Laiman說，“我們很滿意Encounter時序系統的易用性以及應用工程支持，它能夠讓我們進行迅速的轉型和改進。Encounter時序系統非常適合我們的Cadence前端設計流程，加快了我們數字視頻錄像芯片的大批量上市時間。”

　　隨著客戶從90納米過渡到45納米設計方法，使設計實現和簽收具有相同時序視圖并非奢侈的要求，而是勢在必行的事。存在電氣效應、芯片可變性和設計敏感性情況下，這些技術節點上傾向于無法達到時序收斂，這就對設計工具和專家的智慧提出了前所未有的要求。從算法級和全局上管理這種復雜度只是挑戰的一部分。提供時序調試工具，以使數字IC設計師能夠在無窮可能性的海洋中迅速而直觀地識別時序問題的精確來源是另一個問題。任何可行的時序解決方案都需要解決這兩個方面的問題。

　　“Cadence Encounter數字IC設計平臺為90納米及以下級別復雜和低功耗設計提供了完整的RTL設計和實現流程。”Cadence研發部副總裁戴偉進先生表示，“Encounter Timing System使我們在數字IC設計信號完整性解決方案的領導地位延伸至時序簽收領域，是Cadence在尖端技術開發方面不斷投入資源的直接成果。”