基于FPGA的基本信號發(fā)生器的設(shè)計

    DDS(DiFeet Digital Frequency Synthesis)即直接數(shù)字式頻率合成，是從相位概念出發(fā)直接合成所需波形的一種頻率合成技術(shù)。與傳統(tǒng)信號源所采用的用模擬方式生成信號不同，它是將先進(jìn)的數(shù)字信號處理理論與方法引入信號合成領(lǐng)域。DDS技術(shù)在精確度、靈活度等方面都超過模擬信號發(fā)生器。并且DDS可實現(xiàn)相位連續(xù)變化，且具有良好頻譜的信號，這是傳統(tǒng)方法無法實現(xiàn)的。

    FPGA的迅速發(fā)展為DDS提供了更加優(yōu)良的技術(shù)手段，它具有處理速度快、可靠性高等特點。SOPC(System On Programmable Chip，片上可編程系統(tǒng))是一種靈活、高效的SOC解決方案。它以IP Core為基礎(chǔ)，將處理器、存儲器、IO口等系統(tǒng)設(shè)計需要的功能模塊集成到一個FPGA器件上，構(gòu)建成一個可編程的片上系統(tǒng)，具有靈活的設(shè)計方式。本設(shè)計綜合以上軟硬件可編程協(xié)同設(shè)計技術(shù)，使得DDS電路在靈活性，可行性，精確性等方面得到很大提高。

    1 DDS的基本原理

    DDS信號發(fā)生器是由：頻率控制字、相位累加器、ROM表、D/A轉(zhuǎn)換器以及模擬低通濾波器LPF組成，原理框圖如圖1所示。

    首先對波形的一個周期進(jìn)行連續(xù)采樣，通過計算得到每一點對應(yīng)的幅度值，然后以二進(jìn)制格式存放在數(shù)據(jù)文件中。在時鐘脈沖fclk驅(qū)動下，每個時鐘周期內(nèi)頻率控制字與相位累加器累加一次，產(chǎn)生ROM查找表的地址值，隨后通過查表變換，地址值被轉(zhuǎn)化為信號波形的數(shù)字幅度序列，即可得到幅度上離散的波形，再由數(shù)模變換器(D/A)將表示波形幅度的數(shù)字序列轉(zhuǎn)化為模擬量。最后經(jīng)由LPF將D/A輸出的階梯狀波形平滑為所需的連續(xù)波形。理論上，采樣點數(shù)越多，生成波形精確度越高。

    2 基于FPGA的DDS設(shè)計

    本設(shè)計在Altera的EP2C35F672C8芯片的基礎(chǔ)上，在SOPCBuilder和OuartusⅡ開發(fā)環(huán)境下，利用SOPC技術(shù)，在FPGA中集成Altera的嵌入式軟核處理器NiosⅡ和其他外設(shè)，將硬件系統(tǒng)與軟件集成在單一可編程芯片中，從而實現(xiàn)片上的系統(tǒng)級設(shè)計。系統(tǒng)框圖如圖2所示，由DDS基本單元(由頻率控制字，相位累加器，ROM，DAC，LPF構(gòu)成)，F(xiàn)PGA外部硬件資源(撥扭開關(guān)SWTCH、鍵盤KEY、LCD12864)和NiosⅡ處理器系統(tǒng)等構(gòu)成了基本電路。四位撥扭開關(guān)選擇輸出波形，鍵盤控制輸出波形信號頻率，LCD12864顯示波形信號參數(shù)，各硬件模塊之間的協(xié)調(diào)工作通過NiosⅡ微處理器在圖形化開發(fā)環(huán)境NiosⅡIDE下用C語言來編程實現(xiàn)控制。

    3 各模塊設(shè)計

    3．1 波形數(shù)據(jù)存儲方式

    通過對DDS基本原理的分析得知只需更換波形存儲器中的波形采樣數(shù)據(jù)，就可以得到所需波形的信號。波形數(shù)據(jù)存儲方式包括順序存儲方式和間隔存儲方式，本設(shè)計采用順序存儲方式將方波，三角波，正弦波，鋸齒波4種波形采樣數(shù)據(jù)全部依次存儲在一個查找表里，數(shù)據(jù)分布情況如表1所示。通過改變尋址首地址，并在該波形數(shù)據(jù)存儲地址范圍內(nèi)循環(huán)尋址，從而實現(xiàn)對所需信號波形的輸出。具體實現(xiàn)方法在累加控制模塊中有介紹。

    DDS模塊中的波形數(shù)據(jù)存儲器是用QuartusⅡ中的MegaWizard Plug_In Manager工具添加的LPM_ROM IP核，此存儲器ROM是用波形存儲文件．mif進(jìn)行初始化，波形數(shù)據(jù)可以用matlab等工具生成，用matlab生成4種波形的波表數(shù)據(jù)程序如下：